Projeto Verificação Formal

Projeto Verificação Formal

 

Verificação Formal é uma metodologia para modelar e análise de sistemas computadorizados e determinar se dadas propriedades são verdadeiras ou não no dado modelo. Os algoritmos de verificação exploram o espaço de estados do sistema exaustivamente e determinação com certeza a validade das propriedades para os modelos. Representações eficientes incluem solvers de BDD’s e SAT, e são capazes de analisar satisfatoriamente um número de sistemas reais complexos. Nesse projeto, estamos estudando novas representações para o modelo e novas formas de modelagem de sistemas para melhorar a eficiência de verificação.